差分信號（Differential Signal）
          轉自EDN，對差分信號理解得比較的文章，供大家參考
         差分信號（Differential Signal）在高速電路設計中的應用越來越廣泛，電路中最關(guan) 鍵的信號往往都要采用差分結構設計，什麽(me) 另它這麽(me) 倍受青睞呢？在 PCB 設計中又如何能保證其良好的性能呢？
         帶著這兩(liang) 個(ge) 問題，我們(men) 進行下一部分的討論。 何為(wei) 差分信號？通俗地說，就是驅動端發送兩(liang) 個(ge) 等值、反相的信號，接收端通過比較這兩(liang) 個(ge) 電壓的差值來判斷邏輯狀態“0”還是“1”。而承載差分信號的那一對走線就稱為(wei) 差分走線。
         差分信號和普通的單端信號走線相比，最明顯的優(you) 勢體(ti) 現在以下三個(ge) 方麵：

• a.抗幹擾能力強，因為兩根差分走線之間的耦合很好，當外界存在噪聲幹擾時，幾乎是同時被耦合到兩條線上，而接收端關心的隻是兩信號的差值，所以外界的共模噪聲可以被完全抵消。
• b.能有效抑製 EMI，同樣的道理，由於兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。
• c.時序定位精確，由於差分信號的開關變化是位於兩個信號的交點，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時序上的誤差，同時也更適合於低幅度信號的電路。目前流行的 LVDS（low voltage differential signaling）就是指這種小振幅差分信號技術。

        對於(yu) PCB 工程師來說，最關(guan) 注的還是如何確保在實際走線中能完全發揮差分走線的這些優(you) 勢。也許隻要是接觸過 Layout 的人都會(hui) 了解差分走線的一般要求，那就是“等長、等距”。等長是為(wei) 了保證兩(liang) 個(ge) 差分信號時刻保持相反極性，減少共模分量；等距則主要是為(wei) 了保證兩(liang) 者差分阻抗一致，減少反射。“盡量靠近原則”有時候也是差分走線的要求之一。但所有這些規則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳(chuan) 輸的本質。下麵重點討論一下 PCB 差分信號設計中幾個(ge) 常見的誤區。

        誤區一：認為(wei) 差分信號不需要地平麵作為(wei) 回流路徑，或者認為(wei) 差分走線彼此為(wei) 對方提供回流途徑。造成這種誤區的原因是被表麵現象迷惑，或者對高速信號傳(chuan) 輸的機理認識還不夠深入。差分電路對於(yu) 類似地彈以及其它可能存在於(yu) 電源和地平麵上的噪音信號是不敏感的。地平麵的部分回流抵消並不代表差分電路就不以參考平麵作為(wei) 信號返回路徑，其實在信號回流分析上，差分走線和普通的單端走線的機理是一致的，即高頻信號總是沿著電感最小的回路進行回流，最大的區別在於(yu) 差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為(wei) 主要的回流通路.在 PCB 電路設計中，一般差分走線之間的耦合較小，往往隻占 10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在於(yu) 地平麵。當地平麵發生不連續的時候，無參考平麵的區域，差分走線之間的耦合才會(hui) 提供主要的回流通路，盡管參考平麵的不連續對差分走線的影響沒有對普通的單端走線來的嚴(yan) 重，但還是會(hui) 降低差分信號的質量，增加 EMI，要盡量避免。也有些設計人員認為(wei) ，可以去掉差分走線下方的參考平麵，以抑製差分傳(chuan) 輸中的部分共模信號，但從(cong) 理論上看這種做法是不可取的，阻抗如何控製？不給共模信號提供地阻抗回路，勢必會(hui) 造成 EMI 輻射，這種做法弊大於(yu) 利。

         誤區二：認為(wei) 保持等間距比匹配線長更重要。在實際的 PCB 布線中，往往不能同時滿足差分設計的要求。由於(yu) 管腳分布，過孔，以及走線空間等因素存在，必須通過適當的繞線才能達到線長匹配的目的，但帶來的結果必然是差分對的部分區域無法平行.PCB 差分走線的設計中最重要的規則就是匹配線長，其它的規則都可以根據設計要求和實際應用進行靈活處理。

         誤區三：認為(wei) 差分走線一定要靠的很近。讓差分走線靠近無非是為(wei) 了增強他們(men) 的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁幹擾。雖說這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們(men) 得到充分的屏蔽，不受外界幹擾，那麽(me) 我們(men) 也就不需要再讓通過彼此的強耦合達到抗幹擾和抑製 EMI 的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與(yu) 其它信號走線的間距是最基本的途徑之一，電磁場能量是隨著距離呈平方關(guan) 係遞減的，一般線間距超過4 倍線寬時，它們(men) 之間的幹擾就極其微弱了，基本可以忽略。此外，通過地平麵的隔離也可以起到很好的屏蔽作用，這種結構在高頻的（10G 以上）IC 封裝PCB 設計中經常會(hui) 用采用，被稱為(wei) CPW 結構，可以保證嚴(yan) 格的差分阻抗控製（2Z0）.

           差分走線也可以走在不同的信號層中，但一般不建議這種走法，因為(wei) 不同的層產(chan) 生的諸如阻抗、過孔的差別會(hui) 破壞差模傳(chuan) 輸的效果，引入共模噪聲。此外，如果相鄰兩(liang) 層耦合不夠緊密的話，會(hui) 降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當的間距，串擾就不是個(ge) 問題。在一般頻率（GHz 以下），EMI 也不會(hui) 是很嚴(yan) 重的問題，實驗表明，相距 500Mils 的差分走線，在3 米之外的輻射能量衰減已經達到 60dB，足以滿足 FCC 的電磁輻射標準，所以設計者根本不用過分擔心差分線耦合不夠而造成電磁不兼容問題。