設計焊盤時的注意事項如下：
　　1）焊盤孔邊緣到電路板邊緣的距離要大於 1mm，這樣可以避免加工時導致焊盤缺損。
　　2）焊盤補淚滴，當與焊盤連接的銅膜線較細時，要將焊盤與銅膜線之間的連接設計成淚滴狀，這樣可以使焊盤不容易被剝離，而銅膜線與焊盤之間的連線不易斷開。
　　3）相鄰的焊盤要避免有銳角。
　　大麵積填充
　　電路板上的大麵積填充的目的有兩個，一個是散熱，另一個是用屏蔽減少幹擾，為避免焊接時產生的熱使電路板產生的氣體無處排放而使銅膜脫落，應該在大麵積填充上開窗，後者使填充為網格狀。 使用敷銅也可以達到抗幹擾的目的，而且敷銅可以自動繞過焊盤並可連接地線。
　　跨接線
　　在單麵電路板的設計中，當有些銅膜無法連接時，通常的做法是使用跨接線，跨接線的長度應該選擇如下幾種：6mm、8mm 和 10mm。
　　接地
　　1．地線的共阻抗幹擾 電路圖上的地線表示電路中的零電位，並用作電路中其它各點的公共參考點，在實際電路中由於地線（銅膜線）阻抗的存在，必然會帶來共阻抗幹擾，因此在布線時，不能將具有地線符號的點隨便連接在一起，這可能引起有害的耦合而影響電路的正常工作。
　　2．如何連接地線 通常在一個電子係統中，地線分為係統地、機殼地（屏蔽地）、數字地（邏輯地）和模擬地等幾種，在連接地線時　　　　　應該注意以下幾點：
　　1）正確選擇單點接地與多點接地。在低頻電路中，信號頻率小於 1MHz，布線和元件之間的電感可以忽略，而地線電路電阻上產生的壓降對電路影響較大，所以應該采用單點接地法。 當信號的頻率大於 10MHz 時，地線電感的影響較大，所以宜采用就近接地的多點接地法。 當信號頻率在 1~10MHz 之間時，如果采用單點接地法，地線長度不應該超過波長的 1/20，否則應該采用多點接地。
　　2）數字地和模擬地分開。電路板上既有數字電路，又有模擬電路，應該使它們盡量分開，而且地線不能混接，應分別與電源的地線端連接（最好電源端也分別連接）。要盡量加大線性電路的麵積。一般數字電路的抗幹擾能力強，TTL 電路的噪聲容限為 0.4~0.6V，CMOS 數字電路的噪聲容限為電源電壓的 0.3~0.45 倍，而模擬電路部分隻要有微伏級的噪聲，就足以使其工作不正常。所以兩類電路應該分開布局和布線。
　　3）盡量加粗地線。若地線很細，接地電位會隨電流的變化而變化，導致電子係統的信號受到幹擾，特別是模擬電路部分，因此地線應該盡量寬，一般以大於 3mm 為宜。
　　4）將接地線構成閉環。當電路板上隻有數字電路時，應該使地線形成環路，這樣可以明顯提高抗幹擾能力，這是因為當電路板上有很多集成電路時，若地線很細，會引起較大的接地電位差，而環形地線可以減少接地電阻，從而減小接地電位差。
　　5）同一級電路的接地點應該盡可能靠近，並且本級電路的電源濾波電容也應該接在本級的接地點上。
　　6）總地線的接法。總地線必須嚴格按照高頻、中頻、低頻的順序一級級地從弱電到強電連接。高頻部分最好采用大麵積包圍式地線，以保證有好的屏蔽效果。
　　抗幹擾
　　具有微處理器的電子係統，抗幹擾和電磁兼容性是設計過程中必須考慮的問題，特別是對於時鍾頻率高、總線周期快的係統；含有大功率、大電流驅動電路的係統；含微弱模擬信號以及高精度 A/D 變換電路的係統。為增加係統抗電磁幹擾能力應考慮采取以下措施：
　　1）選用時鍾頻率低的微處理器。隻要控製器性能能夠滿足要求，時鍾頻率越低越好，低的時鍾可以有效降低噪聲和提高係統的抗幹擾能力。由於方波中包含各種頻率成分，其高頻成分很容易成為噪聲源，一般情況下，時鍾頻率 3 倍的高頻噪聲是最具危險性的。
　　2）減小信號傳輸中的畸變。當高速信號（信號頻率高=上升沿和下降沿快的信號）在銅膜線上傳輸時，由於銅膜線電感和電容的影響，會使信號發生畸變，當畸變過大時，就會使係統工作不可靠。一般要求，信號在電路板上傳輸的銅膜線越短越好，過孔數目越少越好。典型值：長度不超過 25cm，過孔數不超過 2 個。
　　3）減小信號間的交叉幹擾。當一條信號線具有脈衝信號時，會對另一條具有高輸入阻抗的弱信號線產生幹擾，這時需要對弱信號線進行隔離，方法是加一個接地的輪廓線將弱信號包圍起來，或者是增加線間距離，對於不同層麵之間的幹擾可以采用增加電源和地線層麵的方法解決。
　　4）減小來自電源的噪聲。電源在向係統提供能源的同時，也將其噪聲加到所供電的係統中，係統中的複位、中斷以及其它一些控製信號最易受外界噪聲的幹擾，所以，應該適當增加電容來濾掉這些來自電源的噪聲。
　　5）注意電路板與元器件的高頻特性。在高頻情況下，電路板上的銅膜線、焊盤、過孔、電阻、電容、接插件的分布電感和電容不容忽略。由於這些分布電感和電容的影響，當銅膜線的長度為信號或噪聲波長的 1/20 時，就會產生天線效應，對內部產生電磁幹擾，對外發射電磁波。 一般情況下，過孔和焊盤會產生 0.6pF 的電容，一個集成電路的封裝會產生 2~6pF 的電容，一個電路板的接插件會產生 520mH 的電感，而一個 DIP-24 插座有 18nH 的電感，這些電容和電感對低時鍾頻率的電路沒有任何影響，而對於高時鍾頻率的電路必須給予注意。
　　6）元件布置要合理分區。元件在電路板上排列的位置要充分考慮抗電磁幹擾問題。原則之一就是各個元件之間的銅膜線要盡量的短，在布局上，要把模擬電路、數字電路和產生大噪聲的電路（繼電器、大電流開關等）合理分開，使它們相互之間的信號耦合最小。
　　7）處理好地線。按照前麵提到的單點接地或多點接地方式處理地線。將模擬地、數字地、大功率器件地分開連接，再匯聚到電源的接地點。 電路板以外的引線要用屏蔽線，對於高頻和數字信號，屏蔽電纜兩端都要接地，低頻模擬信號用的屏蔽線，一般采用單端接地。對噪聲和幹擾非常敏感的電路或高頻噪聲特別嚴重的電路應該用金屬屏蔽罩屏蔽。
　　8）去耦電容。去耦電容以瓷片電容或多層陶瓷電容的高頻特性較好。設計電路板時，每個集成電路的電源和地線之間都要加一個去耦電容。去耦電容有兩個作用，一方麵是本集成電路的儲能電容，提供和吸收該集成電路開門和關門瞬間的充放電電能，另一方麵，旁路掉該器件產生的高頻噪聲。數字電路中典型的去耦電容為 0.1μF，這樣的電容有 5nH 的分布電感，可以對 10MHz 以下的噪聲有較好的去耦作用。一般情況下，選擇 0.01~0.1μF 的電容都可以。一般要求沒 10 片左右的集成電路增加一個 10μF 的充放電電容。 另外，在電源端、電路板的四角等位置應該跨接一個 10~100μF 的電容。
　　高頻布線
　　為了使高頻電路板的設計更合理，抗幹擾性能更好，在進行 PCB 設計時應從以下幾個方麵考慮：
　　1）合理選擇層數。利用中間內層平麵作為電源和地線層，可以起到屏蔽的作用，有效降低寄生電感、縮短信號線長度、降低信號間的交叉幹擾，一般情況下，四層板比兩層板的噪聲低 20dB。
　　2）走線方式。走線必須按照 45°角拐彎，這樣可以減小高頻信號的發射和相互之間的耦合。
　　3）走線長度。走線長度越短越好，兩根線並行距離越短越好。
　　4）過孔數量。過孔數量越少越好。
　　5）層間布線方向。層間布線方向應該取垂直方向，就是頂層為水平方向，底層為垂直方向，這樣可以減小信號間的幹擾。
　　6）敷銅。增加接地的敷銅可以減小信號間的幹擾。
　　7）包地。對重要的信號線進行包地處理，可以顯著提高該信號的抗幹擾能力，當然還可以對幹擾源進行包地處理，使其不能幹擾其它信號。
　　8）信號線。信號走線不能環路，需要按照菊花鏈方式布線。
　　9）去耦電容。在集成電路的電源端跨接去耦電容。
　　10）高頻扼流。數字地、模擬地等連接公共地線時要接高頻扼流器件，一般是中心孔穿有導線的高頻鐵氧體磁珠。